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台积电5nm测试芯片良率已达80%:明年上半年大规模量产

发布时间:19-12-26

IEEE IEDM大会上,台积⿲电官方披露了5nm工艺的۞۞最新进展,给出了大量确凿数据,看起来十Ⅳ分的欢欣≤鼓舞⊿。

台积电

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5nm将是台积电的又一个重要工艺节点,分为N5、N5P两个版本,前者相比于N7┘ 7nm工艺性能提升15%、功耗降低30%,后者在前者基础上继续性能提升7%、功耗降低1ξ5%。

台积电5nm将使用第五代FinFET晶体管技术,EUV〤极紫外光刻技术也扩展到10⊥多个光刻层,整体晶体管密度提升84%—&m∟dash;7nm是每平方毫米9627万个晶体管,5nm就将是▧每平方毫米1.771亿个晶体管。

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台积电称5nm工艺目前正处于风险试产阶段,测≯试芯片的良品率平≧均已达80%,最高可︱︳超过90%,不过这些芯片都相对很简单,如果放在复杂的移动和桌面芯片上,良品率还做不到这么高,但具体数据未公开。

具体来说,台积电5nm工艺的测试芯片有两种,一是256Mb SRAM,单元面∽积包括25000平方纳米的高电流版本、210∥00平方纳米的高密度版本,后者号称是迄今最小的,总面积5.376平方毫米∮。

二是综合了SR⿰AM、CPU/GPU逻辑单元、IO单元的,面积占比分别为30%、60%、⺌10〧%,总面积估计大约17.92平方毫※米。

按照这个面积计算,一块300⿴mm晶圆应该…能⊕生产出♣3252颗芯片,良品率80%,那⿷么┖完好的芯片至少是2602个,缺陷≌率1.№271∫々个每平方厘米。

当然,现代高性能芯片面积都相当๑·ิ.·ั๑大,比如麒麟990 5G达到了11℡3.31平方毫●米。

按照一颗芯片100平卐方毫米计算,1.271个每平方厘米的缺陷意味着良品率为32%,看着不高但对于风险试产阶段的工艺来说还是完全合格的,足够合作伙∞伴进行早期测试与评估。

另外,AM―D Zen2架构每颗♀芯片(八核心)的面积约为10.3■5×7.37=76.28平方毫米,κ对应良品率就是41%。

台积电▌还公布了5nm工艺下CPU、GPU芯片的电压、频率对应关系,CPU通过测试的最低值是0.7V、1.5GHz,最高可以做到1.2V 3.25GHz,GPU则是最低〣0.65V 0.66GHz、Ⅴ最高1.△2V 1.43GHz。√当然这都┊┋是初步结果,后续肯定还会大大提升。

台积电预计,5nm工艺将在2020年上半年投入大规模量产,相关芯片产品将在2020年晚些时候陆续登场,苹果A14、华为麒麟1000系列、AMD Ze★n4架构四代锐龙都是妥妥的了,只是据说初期产能会被苹果和华为Я基本吃光。

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